1.三种基本逻辑门：                            Verilog:

非：y=x' ; y=!x ;y=-x;                            y=~x;

与：z=x*y ;z=xy;                                  z=x&y;

或：z=x+y; z=xvy;                                z=x|y;

2.   四种常用逻辑门：

与非：z=~(x&y);

或非：z=~(x|y);

异或：z=x^y;

同或：z=x~^y;

3.德摩根定律：

（1）.所有变量取反；

（2）.将所有“&”换成“|”，将“|"换成“&”；

（3）.将结果取反。

比如：~x|~y=~（~~x&~~y)=~(x&y);

4.基于乘积和的设计

5.基于和项积的设计

6.取反优先，与运算其次，或运算最后被执行。

7.wire表示输入线，可以先想象成连接电路的线。

8.多输入与门：assign z=&x;

              或：assign z=|x；

              与非门：assign=~&x; 

              或非门：assign=~|x;

              异或门：assign=^x;

              同或门：assign=~^x;

*同或门只有当高电平的输入信号为偶数时，仿真信号为高；

 异或门………………………………奇数………………为低。

转载于:https://www.cnblogs.com/hitWTJ/p/9865451.html

原文链接：https://blog.csdn.net/weixin_30342827/article/details/98850971

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